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ddrsrdram
- ddr sdram information
ddr2_device_operation_timing_diagram_may_07_1
- DDR2时序规范，DDR· DDR2时序规范，DDR·-DDR2 timing norms, DDR DDR2 timing norms, DDR
Xil3SD1800A_MIG_simplifiedUI_vlog_v92
- verilog 实现的spartan 3A dsp start kit DDR2 SDRAM 控制器-verilog achieved spartan 3A dsp start kit DDR2 SDRAM controller
c_xapp858
- 这是xilinx应用指南xapp858的中文版本。本应用指南介绍了用于实现高性能 DDR2 SDRAM 接口的控制器和数据采集技术。本数据采集技术使用了每一个 Virtex™ -5 I/O 都具有的输入串行器/ 解串器 (ISERDES) 和输出双倍数据速率 (ODDR) 的功能。-This is the xilinx application note xapp858 the Chinese version. This application note describes the i
ds_k4h56xx38h_tsop2_rev12
- 256Mb H-die DDR SDRAM Specification
K4H511638D
- 512Mb D-die DDR SDRAM Specification
TheResearchoftherealtimesignalprocessingofSARbased
- 3．完成系统的FPGA程序开发与调试，主要包括FFT，IFFT，CMUL和转置 存储控制等模块，在此基础上，重点介绍了一种基于DDR SDRAM的行写行读高 效转置存储算法，在采用该算法进行转置存储操作时，读写两端的速度相匹配， 满足流水线操作要求，提高了整个系统的实时性。最后介绍了采用CORDIC算法 实现复图像求模运算的方法，分析了算法的硬件实现结构，并给出了基于FPGA 的实现方法及仿真结果。-he FPGA s development and debugging ar
DDRSDRAM
- 用vdhl编写的DDR sdram控制器，采用模块化编写，条理清楚，注解详细，附有存储器的说明。-the ddr sdram controller base vhdl
goodone
- nice doc for knowing about ddr sdram who wants to play with them cheers good luck
JEDEC
- DDR SDRAM的JEDEC标准，对DDR SDRAM的编程学习者有帮助。-The JEDEC standards for DDR SDRAM, DDR SDRAM programming for learners help.
61EDA_C2442
- ddr sdram控制器的例子，经过了仿真验证，没有问题-ddr sdram
dramc
- 基于s3c6410的DDR SDRAM的裸板驱动源代码。-The DDR SDRAM based s3c6410 bare board driver source code.
ddr_sdr
- DDR SDRAM 控制器 包含测试向量和仿真模型-DDR SDRAM control
DATA-PATH.vhd
- signal data for ddr sdram
Design-Of-DDR-SDRAM-Using-Verilog-HDL
- implementation of ddrsdram
ddr_sdr_latest[1].tar
- ddr sdram 控制器的接口，为工业标准化存储设备提供简单的接口-The DDR SDRAM Controller provides the user with a simplified interface to industry standard memory devices. Using this controller makes accesses to DDR SDRAM devices as simple as possible.
Datasheets
- Mobile DDR SDRAM MT46H32M16LF – 8 Meg x 16 x 4 banks MT46H16M32LF/LG – 4 Meg x 32 x 4 banks TFT-G240320LTSW-118W-E 16-megabit 2.5-volt or 2.7-volt DataFlash K9F1G08X0A S25FL032P S25FL032P Cover Sheet 32-Mbit CMOS 3.0 Volt Flash Memory
MT46H32M16LF
- Mobile DDR SDRAM MT46H32M16LF – 8 Meg x 16 x 4 banks MT46H16M32LF/LG – 4 Meg x 32 x 4 banks
lpddr_verilog_model
- 美光 ddr sdram 仿真模型， 不可综合，用在测试平台模仿ddr sdram的功能。verilog语言编写。-Micron MOBILE DDR SDRAM simulation model. not synthesisable, used in tesetbench to emulation the function of ddr sdram. written in verilog
DDRSDRAM
- 基于VHDL的DDR SDRAM控制器的设计，实现数据的读写功能，迸发长度分为2，4，8-Based on the VHDL DDR SDRAM controller design, implementation of data read and write capabilities, burst into the length of 2, 4, 8